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dc.contributor.authorCórdoba Pellicer, Santiago 
dc.date.accessioned2016-01-25T16:12:51Z
dc.date.available2016-01-25T16:12:51Z
dc.date.issued2015
dc.description.abstractLa utilización de coprocesadores hardware para acelerar la ejecución de algoritmos de cómputo es una técnica comúnmente utilizada en las arquitecturas de las computadoras comerciales. Estos coprocesadores, sin embargo, son de propósito general, en tanto que aceleran las operaciones más comunes en los sistemas de cómputo convencionales. En ciertas ocasiones, no obstante, se hace conveniente disponer de aceleración por hardware de algoritmos de cómputos no convencionales. En estos casos se hace necesario el desarrollo de procesadores de propósito específico, especialmente adaptados a la naturaleza del problema y de los cálculos a realizar. No obstante, la coexistencia de un número elevado de coprocesadores específicos en un chip se ve limitada por problemas de tamaño y consumo del propio circuito. Para intentar resolver este problema se han estado utilizando con éxito dispositivos programables tipo FPGA en algunas aplicaciones. La reprogramabilidad de las FPGAs nos hace posible tener almacenadas varias configuraciones en una memoria externa y programarlas a voluntad sobre la FPGA cuando convenga, alterando completamente la funcionalidad lógica del dispositivo. Últimamente han aparecido dispositivos PSoCs (Programmable System on Chip) cuya capacidad de reconfiguración es más sofisticada, e incluso permiten cambiar tan sólo una parte del chip, utilizando lo que se conoce como reconfiguración parcial. Como además podemos reconfigurar una parte del dispositivo mientras el resto sigue su operación, a esta técnica también se le denomina reconfiguración parcial dinámica. La reconfiguración puede realizarla un dispositivo (microprocesador) implementado en el propio PSoC, ya sea en la zona estática o reconfigurable, sin que sea necesario ningún circuito o dispositivo externo adicional. Esta técnica es la denominada auto-reconfiguración parcial. La (auto)reconfiguración parcial es útil por tanto para aplicaciones que requieren cargar diferentes diseños en la misma área del dispositivo o la flexibilidad para cambiar parte de un diseño sin hacer un reset o reconfigurar completamente el dispositivo. Con esta capacidad, nuevas áreas de aplicación son posibles, en particular, actualizaciones de hardware y reconfiguración en tiempo de ejecución. Estas características son de particular importancia en sistemas fundamentalmente paralelos y con carácter evolutivo, como las redes neuronales, los sistemas neuro-fuzzy y los algoritmos genéticos. También resultan de interés en aplicaciones donde es posible multiplexar en el tiempo la utilización de determinados recursos de forma similar las técnicas software de cambio de contexto que se utilizan en sistemas multitarea, para conseguir una reducción del tamaño del chip, y por tanto del costo y del consumo del mismo. En último extremo, gracias a la auto-reconfiguración, estos SoCs podrían permitir, no solo una mejora de rendimiento y de la eficiencia apreciable, sino una nueva generación de circuitos hardware capaces de re-adaptarse, evolucionar o auto-repararse. Estas técnicas, no obstante, se encuentran en un temprano estadio de desarrollo, por lo que resulta conveniente evaluar el estado de la técnica y verificar hasta qué punto las herramientas estándar permiten el diseño de aplicaciones en diferentes ámbitos con ciclos de desarrollo relativamente cortos. Por ello, dentro de este marco, el objetivo principal del presente proyecto es el conocimiento de los procedimientos y la evaluación de las herramientas que permitan beneficiarse de las técnicas de auto-reconfiguración parcial en el desarrollo de aceleradores hardware para aplicaciones específicas. Para esto, se hará un estudio del flujo de trabajo propuesto para el uso de la reconfiguración parcial. Más adelante, y utilizando ese mismo flujo de trabajo, tendrá lugar el desarrollo de una arquitectura completa de un sistema de cómputo completo, y la posterior verificación de su funcionalidad y de la versatilidad de la metodología de desarrollo propuesta. Por último, se concluirá con ejemplos y aplicaciones características que hagan uso de la técnica de la reconfiguración parcial relacionados con los sistemas de telecomunicaciones.es_ES
dc.formatapplication/pdfes_ES
dc.language.isospaes_ES
dc.rightsAtribución-NoComercial-SinDerivadas 3.0 España*
dc.rights.urihttp://creativecommons.org/licenses/by-nc-nd/3.0/es/*
dc.titleDesarrollo de un prototipo de plataforma de cómputo utilizando técnicas de reconfiguración parcial y dinámicaes_ES
dc.typeinfo:eu-repo/semantics/bachelorThesises_ES
dc.subject.otherArquitectura y Tecnología de Computadorases_ES
dc.contributor.advisorGarrigós Guerrero, Francisco Javier 
dc.subjectAceleradorses_ES
dc.subjectHardwarees_ES
dc.subjectAcelaradoreses_ES
dc.subjectReconfiguraciónes_ES
dc.subjectReconfigurationes_ES
dc.identifier.urihttp://hdl.handle.net/10317/5229
dc.description.centroEscuela Técnica Superior de Ingeniería de Telecomunicaciónes_ES
dc.contributor.departmentTecnologías de la Información y las Comunicacioneses_ES
dc.rights.accessRightsinfo:eu-repo/semantics/openAccesses
dc.description.universityUniversidad Politécnica de Cartagenaes_ES
dc.subject.unesco3304.06 Arquitectura de Ordenadoreses_ES


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