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dc.contributor.authorFernández Conesa, José Carlos 
dc.date.accessioned2008-04-24T09:50:59Z
dc.date.available2008-04-24T09:50:59Z
dc.date.issued2008-04-24T09:50:59Z
dc.formatapplication/pdfen
dc.language.isospaes
dc.rightsAtribución-NoComercial-SinDerivadas 3.0 España*
dc.rights.urihttp://creativecommons.org/licenses/by-nc-nd/3.0/es/*
dc.titleEstrategias para el desarrollo de aceleradores hardware de algoritmos basados en redes neuronaleses
dc.typeinfo:eu-repo/semantics/bachelorThesises
dc.subject.otherArquitectura y Tecnología de Computadorases_ES
dc.contributor.advisorGarrigós Guerrero, Francisco Javier 
dc.subjectOrdenadoreses
dc.subjectArquitecturaes
dc.identifier.urihttp://hdl.handle.net/10317/229
dc.description.centroEscuela Técnica Superior de Ingeniería de Telecomunicaciónes
dc.rights.accessRightsinfo:eu-repo/semantics/openAccess


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Atribución-NoComercial-SinDerivadas 3.0 España
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